Thiết kế SPI Master trong VHDL: 6 bước

2024 Tác giả: John Day | [email protected]. Sửa đổi lần cuối: 2024-01-30 13:33

Trong hướng dẫn này, chúng tôi sẽ thiết kế một SPI Bus Master từ đầu trong VHDL.

Bước 1: Tổng quan về SPI

• SPI là một bus nối tiếp đồng bộ
• Sự phổ biến và đơn giản của nó đã khiến nó trở thành một tiêu chuẩn thực tế trong giao tiếp nối tiếp
• Xe buýt song công
• Giao thức đơn giản và nằm trong số các xe buýt nối tiếp nhanh nhất

Bước 2: Thông số kỹ thuật thiết kế

Đây là các thông số kỹ thuật của SPI Master mà chúng tôi sẽ thiết kế:

• Hỗ trợ tất cả bốn chế độ hoạt động; có thể cấu hình động
• Đồng hồ cho phép điều khiển để tiết kiệm năng lượng
• Độ dài và tốc độ từ có thể định cấu hình tĩnh
• Ngắt đơn cho cả truyền và nhận

Bước 3: Bắt đầu tắt

Trước hết, IP của chúng ta nên có hai giao diện. Một là giao diện nối tiếp và khác là giao diện song song. Giao diện nối tiếp bao gồm các tín hiệu tiêu chuẩn de-facto của SPI: MOSI, MISO, SS, SCLK.

MOSI đôi khi được gọi là SDO và MISO đôi khi được gọi là SDI.

Giao diện nối tiếp được sử dụng để giao tiếp với các thiết bị ngoại vi bên ngoài, tức là SPI nô lệ.

Giao diện song song được sử dụng để giao tiếp với máy chủ của chúng tôi, tức là một bộ vi điều khiển hoặc bộ vi xử lý, thực sự cho Master biết dữ liệu nào phải được truyền và nhận nối tiếp thông qua các đường nối tiếp. tức là, tất cả các bus dữ liệu thuộc giao diện song song.

Chúng tôi có một đồng hồ toàn cầu thúc đẩy logic SPI bên trong, cũng như SCLK, chúng tôi tạo ra bên trong.

Chúng tôi cũng có một số tín hiệu điều khiển như cho phép ghi, cho phép đồng hồ. Và ngắt và các tín hiệu trạng thái khác.

Vì chúng ta phải đối phó với các điều kiện điều khiển phức tạp, nên việc thiết kế các IP truyền thông nối tiếp như một FSM sẽ đơn giản hơn. Chúng tôi cũng sẽ thiết kế SPI master như một FSM. FSM sẽ được điều khiển bởi một đồng hồ bên trong khác gấp hai lần SCLK. Đồng hồ bên trong đó được tạo bằng cách sử dụng bộ đếm đồng bộ từ đồng hồ toàn cục.

Tất cả các tín hiệu điều khiển trên các miền đồng hồ chéo đều có bộ đồng bộ hóa để an toàn hơn.

Bước 4: Chế độ xem RTL của SPI Master Core và các dạng sóng mô phỏng

Đây là một thiết kế RTL trần không sử dụng các IP FPGA chuyên dụng. Do đó, nó là một mã di động hoàn toàn cho bất kỳ FPGA nào.